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STSAM9708 データシート(PDF) 22 Page - ATMEL Corporation |
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STSAM9708 データシート(HTML) 22 Page - ATMEL Corporation |
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22 / 30 page  22 ATSAM9708 1772D–DRMSD–01/04 Figure 16. 8-bit SRAM Write Cycle tWC tCSWE tWP WA[26:0] WD[7:0] WCS1 WOE WWE LOW HIGH RBS tWP tAS tDW1 tDH1 tDW2 tDH2 Table 15. External 8-bit SRAM Timing Parameters Symbol Parameter Min Typ Max Unit t RC Word (2 x bytes) read cycle time 6 x t CK ns t CSOE Chip select low/address valid to WOE low t CK ns t POE Output enable pulse width 5 x t CK ns t ACE Chip select/address low byte access time 3 x t CK - 5 ns t OE Output enable low byte access time 2 x t CK - 5 ns t ORB Output enable low to byte select high 2 x t CK ns t ACH Byte select high byte access time 3 x t CK - 5 ns t DF Chip select or WOE high to input data High Z 0t CK - 5 ns t WC Word (2 x bytes) write cycle time 6 x t CK ns t CSWE 1st WWE low from CS or Address or WOE t ck - 10 ns t WP Write (low and high byte) pulse width 1.5 x t CK ns t DW1 Data out low byte setup time 1.5 x t CK - 10 ns t DH1 Data out low byte hold time 10 ns t AS RBS high to second write pulse t CK - 5 ns t DW2 Data out high byte setup time 2.5 x t CK - 10 ns t DH2 Data out high byte hold time 10 ns |
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