 |
データシートサーチシステム |
|
|
データシートサーチシステム |
|
AD9546/PCBZ データシート(PDF) 32 Page - Analog Devices |
|
|
|||||||||||||||||||||||||||||
AD9546/PCBZ データシート(HTML) 32 Page - Analog Devices |
|
|
32 / 205 page  AD9546 Data Sheet Rev. 0 | Page 32 of 205 SERIAL PORT SPECIFICATIONS SPI Mode Table 35. Parameter Min Typ Max Unit Test Conditions/Comments CSB Valid for VDDIOA = 1.8 V, 2.5 V, and 3.3 V Input Voltage Logic 1 VDDIOA − 0.4 V Logic 0 0.4 V Input Current Logic 1 1 µA Logic 0 1 µA SCLK Input Voltage Logic 1 VDDIOA − 0.4 V Logic 0 0.4 V Input Current Logic 1 1 µA Logic 0 1 µA SDIO As an Input Input Voltage Logic 1 VDDIOA − 0.4 V Logic 0 0.4 V Input Current Logic 1 1 µA Logic 0 1 µA As an Output Output Voltage 1 mA load current Logic 1 VDDIOA − 0.2 V Logic 0 0.2 V SDO Output Voltage 1 mA load current Logic 1 VDDIOA − 0.2 V Logic 0 0.2 V Leakage Current ±1 µA SDO inactive (high impedance) TIMING Valid for VDDIOA = 1.8 V, 2.5 V, and 3.3 V SCLK Clock Rate, 1/tCLK 50 MHz Pulse Width High, tHIGH 5 ns Pulse Width Low, tLOW 9 ns SDIO to SCLK Setup, tDS 2.2 ns SCLK to SDIO Hold, tDH 0 ns SCLK to Valid SDIO and SDO, tDV 9 ns CSB to SCLK Setup, tS 1.5 ns CSB to SCLK Hold, tC 0 ns CSB Minimum Pulse Width High 1 tCLK |
|
リンク URL |
| ALLDATASHEETはお客様のビジネスに役立ちますか？ [ DONATE ] |
Alldatasheetは | 広告 | お問い合わせ | プライバシーポリシー | データシートへのリンク | リンク交換 | メーカーリスト All Rights Reserved©Alldatasheet.com |
| Russian : Alldatasheetru.com | Korean : Alldatasheet.co.kr | Spanish : Alldatasheet.es | French : Alldatasheet.fr | Italian : Alldatasheetit.com Portuguese : Alldatasheetpt.com | Polish : Alldatasheet.pl | Vietnamese : Alldatasheet.vn Indian : Alldatasheet.in | Mexican : Alldatasheet.com.mx | British : Alldatasheet.co.uk | New Zealand : Alldatasheet.co.nz |
|
Family Site : ic2ic.com |
icmetro.com |
Japanese ▼
English
Chinese
German
Japanese
Russian
Korean
Spanish
French
Italian
Portuguese
Polish
Vietnamese
Indian
Mexican
British
New Zealand
