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MC68HC708AS48 データシート(PDF) 22 Page - Freescale Semiconductor, Inc |
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22 / 396 page ![]() List of Figures Advance Information MC68HC708AS48 — Rev. 4.0 22 List of Figures MOTOROLA Figure Title Page 16-7 TIM Channel Status and Control Registers (TSC0–TSC5) . . . . . . . . . . . . . .233 16-8 CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238 16-9 TIM Channel Registers (TCH0H/L–TCH3H/L) . . . . . . . . . .239 17-1 SCI Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .246 17-2 SCI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . .247 17-3 SCI Data Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .248 17-4 SCI Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .250 17-5 Transmitter I/O Register Summary. . . . . . . . . . . . . . . . . . .251 17-6 SCI Receiver Block Diagram . . . . . . . . . . . . . . . . . . . . . . .255 17-7 SCI Receiver I/O Register Summary . . . . . . . . . . . . . . . . .256 17-8 Receiver Data Sampling. . . . . . . . . . . . . . . . . . . . . . . . . . .258 17-9 SCI Control Register 1 (SCC1) . . . . . . . . . . . . . . . . . . . . .266 17-10 SCI Control Register 2 (SCC2) . . . . . . . . . . . . . . . . . . . . .269 17-11 SCI Control Register 3 (SCC3) . . . . . . . . . . . . . . . . . . . . .272 17-12 SCI Status Register 1 (SCS1) . . . . . . . . . . . . . . . . . . . . . .274 17-13 Flag Clearing Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . .277 17-14 SCI Status Register 2 (SCS2) . . . . . . . . . . . . . . . . . . . . . .278 17-15 SCI Data Register (SCDR) . . . . . . . . . . . . . . . . . . . . . . . . .279 17-16 SCI BAUD Rate Register 1 (SCBR) . . . . . . . . . . . . . . . . . .280 18-1 SPI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . .286 18-2 SPI Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .287 18-3 Full-Duplex Master-Slave Connections . . . . . . . . . . . . . . .288 18-4 Transmission Format (CPHA = 0) . . . . . . . . . . . . . . . . . . .291 18-5 CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .292 18-6 Transmission Format (CPHA = 1) . . . . . . . . . . . . . . . . . . .293 18-7 Transmission Start Delay (Master) . . . . . . . . . . . . . . . . . . .295 18-8 Missed Read of Overflow Condition . . . . . . . . . . . . . . . . . .297 18-9 Clearing SPRF When OVRF Interrupt Is Not Enabled . . . .298 18-10 SPI Interrupt Request Generation . . . . . . . . . . . . . . . . . . .301 18-11 SPRF/SPTE CPU Interrupt Timing. . . . . . . . . . . . . . . . . . .302 18-12 CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308 18-13 SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . .310 18-14 SPI Status and Control Register (SPSCR). . . . . . . . . . . . .313 18-15 SPI Data Register (SPDR) . . . . . . . . . . . . . . . . . . . . . . . . .316 |
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